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编码风格 --- 与综合相关

5life

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1# 大 中 小 发表于 2005-11-10 08:56 PM  只看该作者

编码风格 --- 与综合相关

1. 在描述组合逻辑时，在always块中要完备敏感列表 2. 每个always的敏感列表中只存在一个时钟 3. 在描述条件时，即if或者case中，完备所有分支 4. 要对输出做缺省的赋值 5. 不使用full_case综合的指示符 6. 避免顶层的glue逻辑 7. 使用阻塞赋值在组合逻辑中，使用非阻塞在边缘敏感的块中 8. 所有未使用的端口都要有驱动 9.所有的端口都需要连接到一个悬空的线上 10. 设计中不要引入latch 11. 不能使用casex 12. 不使用内嵌的综合脚本 13. 避免使用直接例化门
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micoyoung

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2# 大 中 小 发表于 2005-11-28 05:14 PM  只看该作者
楼主能不能说明 为什么不能用casex

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lk_517

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3# 大 中 小 发表于 2006-1-27 11:57 AM  只看该作者
不定态在很多设计中代表着错误 在你不能确定是错误还是设计需要时，最好不要用casex 另外补充一点，verilog2001中已经规定可以用always @*来完备所有敏感变量了
http://likunarmstrong.bokee.com/

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冰血狂舞

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4# 大 中 小 发表于 2006-3-20 11:35 PM  只看该作者
always @*确实很好用，可惜Verilog_XL不支持，只能用nc和vcs run了。
从苏州到上海，从日文到英文，从单片机到视频，从潜水到灌水，从......

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yzm520xx

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5# 大 中 小 发表于 2006-4-15 08:17 PM  只看该作者
8. 所有未使用的端口都要有驱动 9.所有的端口都需要连接到一个悬空的线上 这两点用语言不知怎么实现？？？

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