DFT简述

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1^# 大中小发表于 2006-11-12 07:49 AM 只看该作者

DFT简述

DFT是design for test的缩写，意为可测性设计。
从广义上讲DFT包含两个范畴：一个是设计范畴，一个是测试模式生成（ATPG）范畴。% b2 P8 f, J2 i# g
设计范畴的DFT设计技术常用的有两种：扫描设计和内建自测试（BIST）。) C0 H& N0 O+ W% @( t7 J: B
扫描设计就是将普通的触发器替换为具有扫描功能的扫描触发器并将它们连接起来" P2 `, H8 H5 v: I0 p# y: g
形成扫描链。这就是通常意义上的测试综合。
BIST则要求片上生成测试模式和进行测试响应分析，synopsys的工具还不具有BIST% n5 k* B! [: ~" x0 y7 r( `' A
控制器的自动生成，MENTOR则有相应BIST控制器的自动生成工具，不过也可以自己8 l2 e$ j% J: d
写一个BIST控制器，bist一般用于存储器的测试。* |6 l! ?- c2 ^7 W+ p
% n% {$ a; q" }& {7 d: k) Y
BIST一般分为logic BIST和memory BIST。现在logic BIST) q. r0 O" s5 ^& U1 N1 l2 p! A; B3 Y
还处于研究阶段，没有真正的工业应用；memory BIST是用& d  e( r; w& l* G) M& t0 B: h
于测试memory的工作是否正常，芯片内部有一个bist
controller，用于产生memory测试的各种pattern和预期的
结果，并比较memory的读出结果和预期结果。目前较常用的
memory BIST算法有March算法及其变种。工业界常用的工具
有Mentor Graphics的MBIST Architecture.5 C  q7 i7 X+ k/ m
' ]& z, C( t9 g* G7 o% T& o9 N) @8 V, i3 v
呵呵，总结一下：" L) I4 a" }, Y5 j
JTAG( JOINT TEST ACTION GROUP):原本就是用来作芯片测试，无论是管脚和板子的连接
还是内部逻辑的测试都可以通过JTAG实现4 d* M6 r( Y8 `- M
JTAG在片内由TAP控制实现各种功能，TAP可以扩展作很多事情，除了上面的基本测试任务# k* K$ V' N2 b8 a* G
芯片设计者，可以充分利用JTAG有限的管脚作很多额外的工作。

JTAG（或者更通俗的称边界扫描BST）关键有两个部分组成，1 B9 \$ |( U$ \8 ]! \3 [
一个是一条由边界扫描寄存器组成的串行边界扫描链，位于外部引脚和内部
逻辑之间，用于采集/施加内部逻辑或外部引脚的信号。另外一个就是所谓
的状态控制器TAP了，用来控制JTAG口的状态。这俩部分都是嵌入在符合JTAG( l! n5 k; y3 z+ R& N) ]
规范的芯片内部的。# k# }0 p7 `3 Z* U& N. I, S

JTAG最初主要应该还是是针对测试提出的一种方式：由于他的边界扫描寄存器
位于内部逻辑和外部引脚之间，如果让它替代外部引脚作为内部逻辑的输入/输) o' ~' G& K+ K! w# z0 f/ a% t
出，可以检查芯片逻辑的实现正确与否，就是所谓的内测试INTEST；如果让边界  J3 g7 z+ n/ ^! t; n0 a; U) A8 p- h
扫描寄存器替代内部逻辑作为外部引脚的输入/输出，来检查外部引脚连接的可
靠性，这就是所谓的外测试EXTEST。许多复杂的ICE/ICD程序似乎都是基于这两个$ T5 O: v( D; U
基本的测试来开发的。

当然，真正的JTAG口远不止一个边界扫描寄存器，为了配合菊花链，增加了BYPASS
寄存器，某些芯片（比如基于EEPROM的CPLD）也增加了ISP寄存器用于编程。为了
选择这些不同的寄存器，还需要一个专门的指令寄存器。# q; }$ ~, x0 v8 u3 I
4 N% a1 F5 Z( C8 k/ O7 B
而且，JTAG口也不再仅仅只用来测试了。比如利用他的外部测试EXTEST特性，将芯: b) @6 P1 U5 a5 m+ Y' ?
片内部逻辑和芯片外部引脚隔离开来，通过JTAG口串行的把信号/数据移位进入BSR，
然后同时从芯片的外部引脚上发送出去，可以实现对相联芯片的操作。如果这个相联
的外部芯片是一个存储器，如FLASH，是否就可以实现对外存的编程？Intel的JFLASH
程序就是这样来烧写FLASH的。而如果串行数据流先移入的一个寄存器和内部EEPROM( P% p4 B1 w: l
或SRAM的CELLs相连，是否也可以对内部的存储器编程？ISP或程序下载就是酱紫的。
Lattice的吹得很牛的什么isPAC模拟器件ISP，好象也是酱紫的。' p4 ]( o7 _  f3 C) J: U! s: G& D

芯片设计初期加入JTAG口可能是为了DFT，可是后来它的功能似乎又远不止这些了。6 ]+ D& f6 }% t+ ?. e, i

另外本人水平有限，很多东西也没有自己真正动手作过，大家一起讨论，今天先说一些有关; d: ?8 W& R' N' @  W$ z5 V: Q0 H
测试，测试仪器方面的，往后再慢慢往前端设计走
1.什么是ATE？
Automatic test equipment. 是用来给测试芯片提供测试模式，分析芯片对测试模式
的响应来检测芯片是好还是坏的测试系统。ATE通常由工作站或是PC机控制（以工作站,' |  e9 l1 D4 H+ X  m& o, ~6 A9 D  n& W. R% h
sun平台居多，我注：）  有一个或多个CPU。测试系统有一个或多个测试头（test he
aders), 包含了到被测芯片的电路。" `( F7 J3 K5 a; {
2.how to test chips?
   基本原则：施加激励（测试向量），测量芯片响应输出(response), 与事先预测
的结果比较，若符合，芯片是好的。基本原理图如下：
input patterns ---->>  |----------|------>  output response; }$ X- ^5 c" e
                     |  DUT    |             |          0 b% Z& v- k8 T
                     |----------|             |' i8 X3 w! |5 L) W, W0 ~0 x
                                             |
                     |----------|             |
stored correct       |       |             |! V6 `$ a+ t, X. @
response    ----->> |COMPARATOR|<-------------|
                     |----------|6 j# s$ E; ^' ]. D% L* N
                        |+ P* b2 C# M. Q! i9 j3 ~) h
                        V
                     test result
3.测试种类？
   按目的分，主要有四种
      （1） characterization. 或是design debug / verifaction testing. 应用于一个新: b4 ?9 p# R* C9 m
的设计量产之前，验证设计是否正确和符合spec. 功能测试，AC/DC测试都会做。在这一* @! ]! {4 j* \
过程中诊断和修改设计错误，测量最终spec用的芯片特性，并且开发一个量产用的测试
程序。
      （2） production. (量产) 每个芯片均需经此测试。测试向量相对第一种而言
要简化，但必须保证对错误模型的一个较高的覆盖率。这里面主要考虑是成本因素，因
为每个芯片都要经过测试，要求测试时间短，只做go/no-go测试，不做错误诊断。这是8 c  E; b% L4 J4 k' a
一个out-going inspection test.
            （3） Burn-in.主要用于测试可靠性(reliability). 器件失效模型-
浴盆曲线。采用各种加速因子来模拟器件长期的失效模型，常用的有加高温，加高出其5 {9 l) F. U7 e( F4 M
额定电压的电压等。
      （4）Incoming inspection. 系统厂商所为。一般是抽样进行的，过程可象上
面的测试，主要目的是为了防止在系统中使用坏的芯片，这引进的成本要远远高出inco
ming inspection的成本。
   按测试特性分主要是功能测试（funcional tests）和电气参数测试（parametric
tests)。 Parametric tests 有DC 和AC测试，DC 主要是短路（short），开路（open
），最大电流（maximmum current），漏电流（leakage），输出驱动电流（output dr
ive current），开启电平（threshold）测试等。AC主要包括传输延时(propagation d
elay test），建立和保持时间(setup & hold)，速度测试（functional speed），访问
时间(access time), 等等。这些通常跟工艺有关。功能测试主要是输入测试向量和响% u. H; t8 }$ X% |
应的一致性。功能测试可以覆盖极高比例的逻辑电路的失效模型。
4.test specification & test plan:* u$ y- r, S/ K2 ^% u% T$ x7 `
         Specification 应该包括以下一些内容：functional characteristics; # p) @+ g2 F2 B: K. M$ \* u
types of devices-逻辑电路，微处理器，存储器，模拟器件等；physical characteri
stics - 封装，引脚；工艺 - cmos, gate-array, standard cell等； evironmental
characteristics - 工作电压范围，供电电压等；reliability可靠性 - DPM( defecti
ve parts per million), 1000小时失效率，噪声特性等。+ j' m9 i# M& u4 x' P
   在test plan 中，指定测试系统和所需的测试。
5.test programming
         当芯片已经放到测试系统上，做测试需要三个东西：1.test program; 2,
digital test vectors; 3. analog test waveforms. test program 包括了tester 做
测试所需的一系列指令，举个例子，一个简单的可以是：加电压（apply power), 加时
钟信号和输入向量(apply clock and input vectors) , 测量输出引脚(probe output * X$ ^" k* u0 r5 U6 n
pins)，比较输出和预期响应（compare output response with stored expected resp: j: y9 ~# b: a& A" [% W0 n6 K
onse).
6. 测试数据分析; z2 W9 F/ N5 H( l
   主要三个目的：accept/reject;  provide info about fab process; provide
info about design weakness.
7. T6682简介
   T6682 tester是advantest非常昂贵的高端测试系统，它的测试能力你参看它的网址，这里3 a1 T6 A% x8 r" \
就不说了(http://www.advantest.com.cn/Chinese/t6682.htm)。主要功能模块如下：
ALPG
(option--> |-----------------| |-----------|, f2 V3 M! h. k) M7 j
SCPG    |Pin Data Selector|-->| Formatter |---|9 {  `# s1 H# r: l
(option)-> |-----------------| |-----------|<-|| PMU's (MDC/UDC)3 Y+ A) D$ w  W  N& ?, i+ m
                                 ^ ^ ^ ^    ||             A
         ___________________    | | | |    ||             |; b) x' t. U! Q4 g1 F5 q
         | Rater generator |-->| Timing |  ||             |
         |-----------------| | generator |  ||             V1 o" K# y$ l" h! n% I) R# Y
                                             ||---> PE <--> DUT --|
                                             |  |---|             |
Test                                           |  |                V6 U  l0 ^* @1 o- ^6 v6 N
                                             |  | Device Power Supplies  Z7 ]2 ?9 x7 T6 j0 q2 V+ l; r
Controller--> SQPG  \ --^----> timing Memory |  |  ' h, K& F$ W; P3 J; y6 G
                  \ /                      |  |' ]9 Z' a" ]: e! \7 y
            TTB -V-----> waveform Memory ---|  |
                                                |( w3 h5 }6 a- T* ^9 m  L
      Data Fail memory  <----- Digital compare<3 i8 I6 M$ d% {3 ?' u) E, ?
                                    ||
      AFM(w/ALPG)    <----------||

   This column is "Frame processor"---->>>>>>>>> VVV/ a( t; Q4 z6 J0 p0 B" I$ L; ~
测试向量产生：SQPG - standard pattern generator;1 m7 A' H. Q$ R1 Q9 [
                        ALPG  - algorithmic pattern generator

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