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ncverilog只能用verilog hdl和vhdl写testbench吗

videocn98

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1# 大 中 小 发表于 2007-1-9 01:29 PM  只看该作者

ncverilog只能用verilog hdl和vhdl写testbench吗

看了writing testbench后，得知用hdl写testbench是不是一个很好的办法，所以问一下他可以用其他的如vera或e语言写testbench吗，当然等sv开始普及后就不存在这个问题了

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5life

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2# 大 中 小 发表于 2007-1-9 02:33 PM  只看该作者
当然可以. 6 a& R. z. W3 o& P  E8 a  z

$ V4 }/ Z1 C7 a: q: L^_^
With your idea, Carry out together.

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cuihai_123

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:)

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