用mentor的mbistarchitect工具生成mbist控制电路,连接,以及testbench,还需要关于memory的.v文件,才能进行仿真验证,但生成的memory model文件不是一个.v的文件,工具中是否有代码转换的功能?
- _& X. F& {+ D) N8 a还是说由其他途径提供memory的verilog描述文件?

verilog 文件通常是存储器编译器生成的
: W; b: S8 e  k, \/ e& }mbistarchitect用到的模型用来生成测试向量的

点的真到位!% Q& m' A1 ^8 n9 l3 t: @
从来没这样的概念和联系!, m6 B& L' j2 \4 @

2 D" g1 I' p, ]$ h3 A$ D' j1 u7 ?$ s6 B这个问题早找到答案了!

引用:

原帖由 niepanjj 于 2008-3-25 10:54 PM 发表 : }/ ?1 P* I) G; W6 E8 C
verilog 文件通常是存储器编译器生成的
& J+ Y# z/ }% L) _; L' R* J* B' _mbistarchitect用到的模型用来生成测试向量的

% t& Q7 V( s! T) Z9 j5 p: }( t; f) Q1 l; O' x
仔细想想,感觉怪怪的 6 [. p; t) a) C3 s/ \
mbistarchitect里的memory model不是模拟memory的读写时序的么?
% s) K9 {6 G2 V+ V2 v" ]" H测试向量是根据不同算法生成的吧?

引用:

原帖由 qingwatiaowu 于 2008-3-26 08:47 AM 发表 $ W+ K/ i0 A+ A: v% W0 a: h
: k0 O3 G' k# `( O+ P& W
% w0 [0 w8 ?9 H& M
仔细想想,感觉怪怪的
, E, i: Q$ [7 I  c/ S1 T' r5 Q% zmbistarchitect里的memory model不是模拟memory的读写时序的么?
1 o: x  C: W7 @3 ~( M! u6 K0 y测试向量是根据不同算法生成的吧?

! W/ X+ J- Z, V0 ~& v- W% U  I* l; g# z) _9 ]% V- E( T7 D
bist model是描述存储器的时序的，个人理解这个是用来告诉工具“memory的时序是这样的，在测试时要按照这个来施加激励”.

哪里能下到Mbistarchitect啊？？？9 _/ n6 k  j3 z; b; S9 `
如果哪位兄弟有，希望能给发一个eyeloveu@126.com