每次对生成的代码进行编译仿真都要重复那几个命令.$ y9 d$ L4 ^1 v, O0 M( X
想知道有什么简单的方法
9 _& l( j/ ~1 u  q1 [在改写代码后,自动调用ncverilog,进入仿真环境? % I5 |# I6 m) x) Y
4 |: \0 K7 u$ u5 x8 N

! L1 F3 J: W0 i  A; M每次都在terminal里输入ncveirlog +gui -s +ncaccess+rwc,; k( D4 F4 \, F, H
外加四个.v文件,好累的!

每次都在terminal里输入ncveirlog +gui -s +ncaccess+rwc,! b# U2 `! k# E# h7 o5 D+ [' R
  z0 `% z1 H+ m% G' {0 r外加四个.v文件,好累的!
/ x' q4 u' }0 N' O$ o3 M' ?# E0 Z' L8 o$ i/ ^  {9 k% A9 e4 M" Y, V
可以这样，不知道你是否觉得简单：2 m1 T. Y1 t6 Y3 w* }5 U2 [4 U5 \
1，创建一个文件，比如ncsim，将需要在terminal中输入的内容输入到该文件中，如果设计很多，可以另建一个文件，比如designfile，同时修改ncsim中的内容为：ncverilog  testbench_top.v -f designfile +access+rwc
& F& B) e6 @9 H* V9 M2，利用chmod命令更改ncsim为“可执行”；
: ^- C5 D5 c: r" ]) v* s' O3，每次修改后，在terminal中输入：./ncsim
! S1 x2 ~/ {2 _; i3 ~    即可。

不好意思，刚才漏了一句话：
' l" e* M  t! H1，创建一个文件，比如ncsim，将需要在terminal中输入的内容输入到该文件中，如果设计很多，可以另建一个文件，比如designfile，其中为所有设计文件的名字，如果感觉输入文件繁琐，可以在terminal中： ls *.v > designfile   同时修改ncsim中的内容为：ncverilog  testbench_top.v -f designfile +access+rwc
1 \1 ^, i0 b) H& E0 u0 Q6 c2，利用chmod命令更改ncsim为“可执行”；4 f+ `5 p! t$ K4 t
3，每次修改后，在terminal中输入：./ncsim
% Y9 |3 y. `/ W6 N) ~' X6 J2 p    即可。

谢谢！* Z- A. k; y7 i" v3 [& ?5 b) d+ v; e