从生成的代码上看,memory model描述的关于SRAM的读写时序,在testbench里有相应语句描述体现,
, `/ S. W$ E: q9 t* ? @但由testbench给的激励,应该是
系统控制信号.
# }. v1 U0 M7 j- n0 r# Umbist的特点是自测试,bist电路被触发后内部的矢量发生器应该自己产生一个测试向量和读写控制信号给memory的,
4 V+ G0 P; a# c% X( I
所以memory model的描述应该也体现在bist部分电路代码里.
1 O( g, K# |/ ?- x6 k! ?) v; J" H; d9 h
! D4 u, ]# E7 M6 @是不是说,在选择system_clock作为bist和memory的共同时钟源,进入memory的data_in,write_enable....是由testbench给的,都是sys性质的.
* T) Q1 ^- }! V K9 N 在选择由bist产生的control_clock作为memory的时钟源,则进入memory的都是由bist出来的信号,是test性质的
0 s7 {- t: |1 O6 G0 o8 ?! E' X, E! R2 g# m1 E9 z1 Y j0 D
不能清晰透彻的理解
