reuse code style example1:（本例及以后例子均以verilog为例）
写所有模块之前，写一个通用模板，然后写module的时候，直接拷贝，方便快捷：
下面是一个例子
//
//$Log$
//
//************************************************//
//function:
//
//
//************************************************//
//include files
`include ".."
//definitions
`define HAHA VALUE
module (
//inputs
signals ,//注意此处，标号对齐，
signals ,//方便module实例化
//outputs
signals ,
signals ,
signals
);
//*************************************************//
//***************** inputs and outputs **************//
//*************************************************//
input signals;
output signals;
//*************************************************//
//***************** wire declaration **************//
//*************************************************//
wire signals;
wire signals;
//*************************************************//
//**************** registers declaration ************//
//*************************************************//
reg registers;
reg registers;
//*************************************************//
//***************** function block 1 ************//
// function description //
//
//*************************************************//
always @(...)
begin
...;
end
assign ...;
//*************************************************//
//************** function block 2 **************//
//
//*************************************************//
always @(...)
begin
...;
end
assign ...;
endmodule
