5life 有没有碰到过这样的问题，当PLI直接产生fsdb波形的时候，如果code是NC的混合仿真(verilog top里面包了VHDL module(entity)),Debussy 是看不到VHDL的top的，这个是什么原因引起的呢？我想不是Debussy的问题，因为我直接Dump出VCD的波形（.dump)，转化成（.dump.fsdb）以后这个VHDL的module就可见了，

没试过VHDL的，所以不能给出正确解答
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期待能人！

请问楼主，是不是如果验证中不要用到其他ＰＬＩ的时候，不需要$> ncverilog +access+wrc +loadpli1= ./nc_loadpli1/debpli.so : debpli_boot rtl.files 这句．而需要使用其他ＰＬＩ的时候，比如ＶＩＰ也用在验证中，才需要这句话？

当不需要调用PLI时 +loadpli1= ./nc_loadpli1/debpli.so : debpli_boot 不需要。
$ b9 g, g5 |1 S' ?) G- r' T% {  I5 R
如果需要VIP函数的时候，需要用+loadvip 选项。

谢谢楼主，好耐心，可惜我还没有完全理解，还没有跑对

楼主的pli果然牛比啊

感谢楼主，辛苦咯！！！！！！