|
 
- 总资产
- 11076 晶元
- 金币
- 30 金币
|
一、EDA 1. 计算机辅助设计(Computer Aided Design, CAD)
2 q( E9 K6 m2 _# A$ m* H8 M 利用计算机记忆容量大和处理速度快的特长，研制出各种帮助设计者作设计的工具。面对不同的设计工作者，市场上有各种辅助设计工具，例如机械、建筑、汽车、服装、集成电路?等方面的辅助设计工具。/ D/ @; D! @$ b+ B- T
相关词汇：集成电路辅助设计、电子设计自动化。
" s+ z! T7 y) m6 {6 W3 L4 j
1 }* z4 w- p% ~ 2. 集成电路辅助设计(IC CAD)7 s8 P, F0 t4 Z/ r; F
面向集成电路设计的CAD工具。
4 k' L: Y" W6 t; r0 ]/ y 相关词汇：计算机辅助设计、电子设计自动化。/ r8 ?1 D( n. I8 |" `3 j) y
! C2 f8 V/ W2 k4 k" L+ v 3. 电子设计自动化(Electronic Design Automation, EDA)/ \* W" V$ Y0 ~* C; Z& h
集成电路CAD技术在其发展过程中，同时还形成了计算机辅助制造(Computer Aided Manufacturing, CAM)、计算机辅助测试(Computer Aided Test, CAT)和计算机辅助工程(Computer Aided Engineering, CAE)等概念。经过发展融合，形成了电子设计自动化(Electronic Design Automation, EDA)这一概念。* h. | b9 Z- a e: s
相关词汇：计算机辅助设计、集成电路辅助设计。
/ |$ ~4 P3 G% U+ M) [, X& m. v
+ W: H/ [# V9 y L) k 4. 专用集成电路(Application Specific Integrated Circuit，ASIC). v- Q1 H' x Z1 _4 Z0 d7 g
专用集成电路是相对于通用集成电路而言，它的特点是：适合于某一特定的应用领域，需要量较少但又很急需。从设计的角度看，要求尽量短的设计周期和尽量低的设计成本，而把电路的制造成本放到相对次要的地位。2 ?$ l( }( H, `0 U7 Z$ U
7 v" V8 e, Q8 {# Q" y' o n" q0 a 5. 系统级芯片(System on a Chip, SOC)& ^9 U0 ?5 q) I* q q( p
这里所说的系统是指既包含硬件也包含软件的整个系统。随着集成电路集成度的增加，已经有可能把整个系统容纳在一个芯片之内(在此之前是装配于一个机箱之内或一块印制电路板之内)。SOC技术的研究包括制造工艺和相应EDA软件的研究。
- k, w. L b6 a0 W) a/ N; p/ Q
* U; e& d; l8 @% `; F9 ^7 i 6. 全定制(Full -Custom)方式2 p# `% X$ R& r' A8 q
全定制方式是基于晶体管级的芯片设计，仔细考虑每个管子的尺寸、位置及管子间的互连关系，其目标是密度高、速度高和功耗小。设计完成之后交集成电路制造商生产，即所谓全定制方式。这种方式设计成本高且周期长，当需要量大或对性能要求特别高时采用。
& u+ s- m9 ]+ ^2 Z 相关词汇：半定制方式，可编程逻辑器件。
) j2 y; g( Z; t& e5 F! K" k2 y0 Z4 c5 F2 N: K+ Z
7. 半定制(Semi-Custom)方式5 P% I K9 c+ U% E
半定制方式通常指门阵列(Gate Array)方式。集成电路制造商预先准备好称作母片(Master Slice)的半成品，母片上以一定间距成行、成列地排列着形状、大小相同的基本单元，基本单元通常是门或成对的n管和p管(CMOS工艺)。以母片为基础，对用户的电路进行布图的方式称为门阵列方式。它是在半成品(母片)的基础上加工，因而生产周期短、生产成本低，它的缺点是：由于基本单元之间保持固定的间距用于布线，芯片面积的利用率不高。' o3 w% |! t8 X$ g8 O' |* K
相关词汇：门阵列模式，全定制方式，可编程逻辑器件。+ ]; r5 K9 E" m. m# N6 K4 K
: {' j3 P* `4 ]) A+ t
8. 可编程逻辑器件( Programmable Logic Device，PLD)% y- |2 O" k7 C) i; C- S* D# L
集成电路制造商向市场提供已生产好并封装完毕的芯片，其逻辑功能却可以由用户自己使用EDA工具"写入"(即可编程)。从生产厂家来看，可编程逻辑器件是通用器件，可以批量生产以降低成本。从用户角度看，自己可以将设计好的电路"写入"芯片，使之成为专用集成电路，特别适合于新产品试制或小批量生产。可编程逻辑器件的缺点是：(1)芯片内部连线较长，速度相对较低。(2)集成度相对较低。 ^& e0 K9 s9 f. I! \4 n0 I
相关词汇：全定制方式，半定制方式。. I- }* b- |& r& W
' Q# j7 u& `/ M q4 @/ r" S 9. 门阵列(Gate Array)模式
+ z1 j I! P5 K& D) ~' g 集成电路制造商预先准备好称作母片(Master Slice)的半成品，母片上以一定间距成行、成列地排列着形状、大小相同的基本单元，基本单元通常是门或成对的n管和p管(CMOS工艺)。以母片为基础，对用户的电路进行布图的方式称为门阵列方式。它是在半成品(母片)的基础上加工，因而生产周期短、生产成本低，它的缺点是：由于基本单元之间保持固定的间距用于布线，芯片面积的利用率不高。6 N3 q8 Y' k# p# E4 f% W6 {
相关词汇：半定制方式，标准单元模式。
' B% A& [( \; S+ |: C% D6 N- y% f* N" W8 @
10.标准单元(Standard Cell)模式
0 ]0 E; |% M7 r. C1 p7 g4 C' B! M 标准单元是预先设计好的功能单元，其外形为等高而不等宽的矩形， 连线分配在单元行之间的水平通道区或单元行的两端及单元间的垂直通道区中，通道区的高度(或宽度)可根据布线设计的需要加以调整。在这种模式下，布图软件根据用户的逻辑图从标准单元库中调出单元块放于合适位置(布局)，然后自动布线，最后给出掩膜板数据。和门阵列模式相比，标准单元模式中单元行上所有单元均被利用，所以芯片面积的利用率较高。
* Z! K% n6 C3 W" _ 相关词汇：门阵列模式，积木块模式。 积木块(Building Block)模式/ w( G* m! N* T9 a) e
- Z% v) t L- d2 Z3 E+ { 11.积木块模式与标准单元模式相比，其主要不同之点是放松了对单元块外形的限制 - 只要求其边框线是水平线或垂直线即可。这种方法提高了芯片利用率和设计方法的灵活性，但使布局布线算法复杂，增加了布图软件的困难。3 e& \3 T0 G" D( l
相关词汇：标准单元模式。
) b$ c/ ^& s: H$ z k' W
+ M: Z; |3 ?; X/ l9 L 12.硬件描述语言(Hardware Description Language, HDL): x3 e3 |+ v/ s5 }/ f- S7 t0 u
硬件描述语言是设计者和EDA工具的界面，设计者通过HDL描述自己的设计对象。HDL是人们对数字系统抽象化、模型化、形式化的产物, 用以描述设计者当前最关心的最本质的特性。次要因素经常被忽略, 以便突出主要因素。在不同的设计阶段, 设计者所关心的主要因素不同(抽象层次不同)，因此HDL应当具有适应不同抽象层次的能力。 |
二、HDL 1.电路级(Circuit Level)：
1 W4 ~, t; q6 t/ A$ Z4 d( F电路描述级别。电路级描述的对象是用晶体管及电阻、电容等组成的电路网络。电路模型是阻容等效电路。 2. 逻辑级(Logic Level)：
$ k7 F3 R$ h( L' b0 c+ U 电路描述级别。逻辑模拟的对象是以门和功能块为描述电路的元件，也称为门和功能块级模拟。! n0 q3 K/ j4 j4 [
3. 开关级(Switch Level)：
- I6 W: o. S+ Q) V5 Q) v. d 电路描述级别。开关级描述介于电路级和逻辑级之间。用晶体管表示电路结构，但电阻和电容不作为电路元件而作为晶体管和节点的参数描述。
, k1 ~/ c4 G6 s- p% ], o 4. 寄存器传输级(Register Transfer level)：! Y4 O8 |8 h4 V8 }1 F) n. {
电路描述级别。基本元件是寄存器、存储器、总线、运算单元等，并描述数据在这些元件中流动的条件和过程。 行为算法级(Behavior Level)：
) l F8 c2 G0 ?) m7 d1 _( c1 A) _ 电路描述级别。以行为算法和结构的混合描述为对象。高层次描述一般用硬件描述语言描述。6 P9 t8 p6 z/ p4 F' Z
5. 网表(Net List)：
4 L! s2 a$ Z0 A8 K$ u: g2 Y1 ]: ] 如果指定了每个元件各端口所连接的信号，就可以唯一确定电路连接关系。这样的的数据结构称为网表。
" p" g: |* t4 D; `/ \6 F 6. 高阻状态(High Resistance)：
4 I7 j) R9 @3 H& U. u- B* l0 l 在电路中，当晶体管截止时常出现高阻状态。它相当于把连线断开。
( ^+ E5 \: B1 k5 J K4 N 7. 线或(Wired Or)：
, p- n9 R, q( U 在CMOS电路中，常遇到两个或多个输出端直接连接在一起的情况，称为线或逻辑(Wired Or)。
( z6 _& y& I6 O- i7 g" E/ { 8. 惯性延迟(Inertial Delay)：+ f) ~0 `$ X7 @' B+ J1 Y
当元件的输入信号宽度太窄，元件的输出端可能得不到响应。这样一种延迟特性称为惯性延迟。
6 ~; t7 u# n$ P5 l: z 9. 传输延迟(Transport Delay)：
4 h9 z4 W! b+ d, s1 v 与此对应的任何宽度的脉冲波形都能传播到输出端的延迟特性称为传输延迟特性。 5 r1 n( m8 k% d) y! T3 f
& C* g- z3 ]9 X# Z5 h 10.HDL(HDL)：1 N6 p( d7 [" R
硬件描述语言(Hardware Description Language)，简称 HDL。# h# G0 U) a7 f0 ^7 o' I
11.VHDL(VHDL)：% g \, a( u h0 e7 Q( Z& u8 c3 s# J
VHDL的英文全名为：VHSIC Hardware Description Language， 而VHSIC则是Very High Speed Integrated Circuit的缩写。
7 H F1 D h9 x' @# g 12.结构描述(Structure Description)：
H& b3 F1 n; F3 P6 `; z1 a 描述该设计单元的硬件结构．即该硬件是如何构成的。主要使用配置指定语句及元件例化语句描述元件的类型及元件的互连关系。( J5 N& {8 g" s7 |
13.行为描述(Behavior Description)：& g2 P$ W2 G% g" Y4 T3 s; ~
描述该设计单元的功能，即该硬件能做些什么。主要使用进程语句，以算法形式描述数据的变换和传送。
! C, m# x' W2 R* B0 J# z$ t 14.数据流方式描述(Data Flow Description)：& U# {- ?8 s- N8 h' h( J' X) P
以类似于寄存器传输级的方式描述数据的传输和变换。主要使用并行的信号赋值语句，既显式表示了设计单元的行为，也隐式表示了设计单元的结构。
, I$ L9 V* R: u) U, k 15.对象(Object)：
6 g! D; M5 c2 X VHDL有三类对象：信号、变量和常量。- e9 t/ R2 U. z, a. W
16.属性(Behavior)：
/ k, j9 V: J( w2 i/ h7 T/ C* F: { 属性是各类项目的特征或参数。某项目的某一特定属性可以具有一个值，如果它确实具有一个值，那么该值可以通过属性名加以访问。 4 K! H/ x2 p4 u9 U0 j! A6 C/ h/ i; p
17.元件例化(Component Instantiation)：. B$ w4 N5 v j4 X! N6 U! O7 H6 q/ a
一个实体的结构体中引用某些元件，称为元件例化，用元件例化语句表示。该元件称为实例元件或例化元件。
3 ]8 [6 K& B7 f1 t+ r X0 ~# I X 18.进程(Pocess)：- m" n2 v# `7 J( T( s7 `2 x
一个实体的行为可以由若干个并列的进程组成。进程内部是一段顺序执行的程序，是一个完整的行为或过程。进程之间用信号进行数据传递。进程之间为并列关系。& D" w5 ^5 S, i! ^# k
4 I6 D$ U% \; T4 O- j) T
19.被动进程语句(Passive Process Statement)：; k5 @) w, _/ P3 c9 {3 _
不对任何信号赋值的进程语句称为被动进程语句。 ) ?! x7 @2 O# b1 u7 Y
20.进程的激活与挂起(Wake up / Suspend)：& y- @9 n0 S1 |( t1 `
进程有两种状态：激活与挂起。如果当前正在执行某个进程，我们则说该进程是活跃的，否则说该进程被挂起。
. q6 J ]7 D( l; d& J, u 21.d延迟(d Delay)：! a& @5 ^5 S- {! c
d是一个虚拟的时间，相对于模拟时钟是无穷小。
% B5 _5 @' S& t# }" m5 A 22.信号源(Signal Source)：
# |' H( F. A! r( J! Z 信号源是指对该信号赋值的进程，或信号与输出端口的联结。如果一个进程中为某一个信号赋值，则称这个进程是该信号的一个源。如果信号可以通过例化语句的输出端口得到新的值，则该例化语句即为信号源。
8 {/ S$ U) Y2 a) Z* i) M9 p 23.决断信号(Resovled Signal)：
" J E1 W3 X2 m8 f3 T# a 在VHDL中，具有多个驱动源的信号叫做决断信号，需要在说明信号类型时特别指明。一个决断信号必须预先给定一个与之关联的决断函数，以便在各个源的值不相同时按照决断函数的规定得到确定的值。 事项处理(Transaction)：
# V _8 o& e# |, C! `: J. Z& i一个进程产生某信号的一个值，是将来时刻的值，需要到该信号真正发生的时刻进行处理，称为该信号的一个事项处理。6 u' i1 K* ?8 _% d! v+ D
24.事件(Event)：7 P0 {, U8 R* w/ K4 y8 C. A
信号值的一次变化(当前值与老值不同)，称为一个事件。, c' y$ E+ r( u& W" f
25.模拟周期(Simulation Cycle)：9 s* b$ p# P! x, d
模拟过程中，为了用顺序的方法执行并行事件，需要在执行这些同一时刻事件的时候使时钟保持在同一时刻不动。当处理某一时刻的事件时，首先得到该时刻各信号的新值，然后计算各相关进程得到未来时刻的新值。随着时钟的前进，这个过程周而复始，直至模拟结束。这样的循环执行的过程称为模拟周期。 - q( R( P! u) \/ I* m. q
|
三、仿真验证 1. 仿真(Simulation)：" h! P8 Y; _& d5 b2 R
从电路的描述(语言描述或图形描述)抽象出模型，然后将外部激励信号或数据施加于此模型，通过观察该模型在外部激励信号作用下的反应来判断该电路系统是否实现预期的功能。
1 w/ E* H+ \# c' ? 2. 规则检查(Design Rule Checking)：
M4 a8 \# Y& o6 R. [ 分析电路设计结果中各种数据的关系是否符合设计规则。
; F3 k6 b0 _6 y2 x* C& U9 b 3. 形式验证(Formal Verification)：- m2 K8 U w* B1 i6 @( Q6 e0 G
利用理论证明的方法和数学的方法来验证设计结果的正确性。形式验证基于严密的理论体系，理论上可以证明电路正确与否。& G; F% b& V# E6 O" x& `
4. 逻辑模拟(Logic Simulation)：9 [: _, r5 L! S0 i! q
对逻辑电路进行模拟，逻辑模拟的对象是由门和功能块等元件组成的逻辑电路。6 R0 O2 I, s6 |% \# P2 U
5. 事项处理(Transaction)：' R2 ?4 \( F4 j7 _! Q& n4 L3 d) p
一个进程产生某信号的一个值，是将来时刻的值，需要到该信号真正发生的时刻进行处理，称为该信号的一个事项处理。- s) B9 J4 l. @. u
6. 事件(Event)：/ ?$ B6 V+ d' z; C |3 Q
信号值的一次变化(当前值与老值不同)，称为一个事件。9 i0 r2 i! @1 }. v& i/ o
7. 模拟周期(Simulation Cycle)：
' G" M9 O' Z* ^) t: g' k 模拟过程中，为了用顺序的方法执行并行事件，需要在执行这些同一时刻事件的时候使时钟保持在同一时刻不动。当处理某一时刻的事件时，首先得到该时刻各信号的新值，然后计算各相关进程得到未来时刻的新值。随着时钟的前进，这个过程周而复始，直至模拟结束。这样的循环执行的过程称为模拟周期。
E/ ^9 R, a) t% T- o) Y: z) _ 8. 电路模型(Circuit Model)：
+ p# S/ {4 t9 H( X [& u+ P# ~/ O 电路模型不用实际元件而用表示电路结构或行为的内部数据表示。在输入端施加作为外部激励波形的数据。计算机根据这些激励波形和内部电路模型计算出各点的响应，得到输出波形数据。
! z3 n. q1 Q; _6 @! @5 g, a3 G 9. 元件调度(Schedule):8 O# B8 z+ ^1 Q
模拟过程中，元件计算顺序的安排。
( ^1 R: a: T' V/ T+ R+ L+ d/ K8 j 10.表驱动(Table Driven)：
2 [& E1 X5 Z' k 用专门的编译器把逻辑电路的描述转换为适当的内部表格数据，按照某种数据结构存储在计算机中，模拟过程是对表格中的数据进行查找、存取和解释执行。
9 {- k7 {7 _2 Q 11.选择追踪技术(Select and Transfer Technology)：
) i" A4 Q m6 a 是指在每个模拟周期中，不是对所有元件都进行计算，而是只选择输入端信号值有变化的元件进行计算。
, N3 Q5 G3 z0 E 12.事件(Event)：
/ s' l6 c+ U7 Z+ m9 L" X8 ]8 D2 ` 节点信号的每一次变化称为一个事件。
5 B: Z9 x% v! S' y 13.模拟时钟(Simulation Clock)：/ u, g. R6 r. I+ a8 O
由模拟程序设置的用于记录和控制模拟运行过程的虚拟的一个特殊变量。9 h% Z+ k5 k+ j# m, D
14.事项处理冲突(Event Handling Conflict)：
, n" N3 E& T8 i% z1 \, l- I 对于一个信号s, 设前面已安排了一个事项处理e1 = ( s, v1 , t1 )尚未处理，现在又安排了一个新事项处理e2 = ( s, v2 , t2 )，且t1 3 t2，则称发生了事项处理冲突。
( D. w4 w {! O 15.惯性延迟冲突(Inertial Delay Handling Conflict)：* v# u; q+ r6 t( d; }3 v
对于一个信号s, 设前面已安排了一个事项处理e1 = ( s, v1 , t1 )尚未处理，现在又安排了一个新事项处理e2 = ( s, v2 , t2 )，且t1 < t2，v1 1 v2 , 则称发生了惯性延迟冲突。
/ M6 n/ n& y2 |& Q* k 16.三值模拟(Three-Value Simulation)：
1 X' k6 }" D1 Z 采用三值模型('0', '1', 'X')并能检测竞争冒险的逻辑模拟称为三值模拟。
' H0 ]+ H* G6 q5 y5 ^) p; v 17.冒险(Hazard)：
1 @! k! c4 F8 T3 ~/ n 当一个逻辑门的几个输入端同时改变状态，并且其输出信号值依赖于输入信号跳变的次序，就有可能存在一个潜在的冒险。
; @0 K9 ^' [% j+ w5 p7 h9 X& Y* A 18.解释型模拟方式(Interpretation Simulation)：
# \4 \; X' M, X4 O 将结构描述基本保持描述风格，按内部的层次化结构模型，做成内部静态数据结构。整个电路系统由若干模块组成，模块可以嵌套，形成类树型结构。每个基本模块(叶结点)为纯行为模型。需要预先做的工作是根据配置的指定将各模块组成一个完整的电路描述。在模拟时，对这些数据分析、解释、执行，实现模拟。. R) ]2 G4 |; o5 W) q
19.编译型模拟方式(Compilation Simulation)：( B. N7 Z) K0 B2 m+ V( u* l( K8 K
将结构描述展开成纯行为模型，并编译成作为目标语言的软件程序设计语言，然后运行该语言，实现模拟，称为编译型模拟方式。; I+ z8 g+ O T0 L
20.高层次模拟(High Level Simulation)：
3 a' x( P9 O" g, t, U9 j 在行为级和寄存器传输级对电路进行模拟。/ Y# V6 V- L( a# ~: k
21.元件例化(Component Instantiation)：
- ?& \6 P8 _0 R+ [& f% K% e 一个实体的结构体中引用某些元件，称为元件例化，用元件例化语句表示。该元件称为实例元件或例化元件。 配置(Configuration)：$ G. K0 {9 I) W% u6 p/ T/ x5 N
配置指明各例化语句所使用的模块(Entity及其某一Architecture)。4 c0 Q6 ?- v7 P& t
|
四、逻辑综合 1. 逻辑综合 (Logic Synthesis)
3 f, g8 A5 y# [( B& |EDA工具把数字电路的功能描述(或结构描述)转化为电路的结构描述。实现上述转换的同时要满足用户给定的约束条件，即速度、功耗、成本等方面的要求。: ~5 n u* w- O
2. 逻辑电路(Logic Circuit)
9 D6 d, r- i3 T# @5 m1 i 逻辑电路又称数字电路，在没有特别说明的情况下指的是二值逻辑电路。其电平在某个阈值之上时看作高电平，在该阈值之下时看作低电平。通常把高电平看作逻辑值1；把低电平看作逻辑值0。
( {* K$ Q+ Y. W: ~9 a# W 3. 约束(restriction)0 f$ Z: w k# o
设计者给EDA工具提出的附加条件，对逻辑综合而言，约束条件一般包括速度、功耗、成本等方面的要求。
& ?& n# b+ Q6 U/ k 4. 真值表(Truth Table)! w8 C- T% w9 S1 o$ `3 D3 Z3 c& l
布尔函数的表格描述形式，描述输入变量每一种组合情况下函数的取值。输入变量组合以最小项形式表示，函数的取值为真或假(1 或0)。9 I9 r5 ]+ J/ q& }; {( W
5. 卡诺图(Karnaugh Map)
) N$ I c9 Q- e 布尔函数的图形描述形式，图中最小方格和最小项对应，两个相邻的最小方格所对应的最小项只有一个变量的取值不同。卡诺图适合于用观察法化简布尔函数，但是当变量的个数大于4时，卡诺图的绘制和观察都变得很困难。
( C* @6 q; u- U w4 Q 6. 单输出函数(Single-output Function) z/ b" `% C1 a/ k& a6 L
一个布尔函数的单独描述。 7. 多输出函数(Multiple-output Function)
- }! G" _1 f9 a# }# T 输入变量相同的多个布尔函数的统一描述。
$ Q' f; e2 [9 ~3 N* |- u 8. 最小项(Minterm)
& r6 t m2 c7 z+ ?' A6 d6 n 设a1,a2,…ai,…an是n个布尔变量，p为n个因子的乘积。如果在p中每一变量都以原变量ai或反变量的形式作为因子出现一次且仅出现一次，则称p为n个变量的一个最小项。最小项在卡诺图中对应于最小的方格；在立方体表示中对应于顶点。
1 H8 A2 e* i6 I- I 9. 蕴涵项(Implicant)
! R: s$ H7 y1 \# i0 z2 z6 z8 s% r! s4 n 布尔函数f的"与-或"表达式中的每一乘积项都叫作f的蕴涵项。例如：f=+中的乘积项和都是函数f的蕴涵项。蕴涵项对应于立方体表示法中的立方体。# A6 S/ F7 y/ d; q- n
10.质蕴涵项(Prime Implicant，PI)
0 R+ N% h7 c, d5 ] X' P 设函数f有多个蕴涵项，若某个蕴涵项i所包含的最小项集合不是任何别的蕴涵项所包含的最小项集合的子集的话，则称i为函数f的质蕴涵项。质蕴涵项对应于立方体表示法中的质立方体。! @0 e! c( Y, [/ R L1 ^! f$ E
' _- x4 L, }3 Y- u$ n
11.必要质蕴涵项(Essential Prime Implicant，EPI )
/ l2 N( Y1 q8 m& _# N$ m: g S5 o8 G 若某个最小项只被一个质蕴涵项所包含，则称此最小项为特征最小项，包含特征最小项的质蕴涵项为必要质蕴涵项，在布尔函数最小化的过程中，必要质蕴涵项是必须选取的。必要质蕴涵项对应于立方体表示法中的必要质立方体。' Z, ~$ S, Z j$ M) H
2 [ h6 g; y/ Q! M3 A" k 12.不顾项(Don't care) 2 P5 s; T* L5 n4 P: u, c' n# i* \! m9 a
don't care的中文译名有：不顾项、任意项和随意项等，其主要含义是该最小项的取值可以是1或0中的任意一个。从化简布尔函数的角度来看，终选1还是选0取决于怎样对化简有利。7 p4 ~9 P' d5 _" m3 F
13.完全规定的布尔函数(Completely Specified Boolean Function)
! B: C$ N4 ~% k- I. t* n 若某布尔函数不包含不顾项，则它是一个完全规定的布尔函数。$ n% f& x0 B* g. Q
14.不完全规定的布尔函数(Incompletely Specified Boolean Function) ]4 [8 B. S( F" J' Z5 Q3 m
若某布尔函数包含有不顾项，则它是一个不完全规定的布尔函数。
3 o' ^' E) m0 ]3 F( n 15.立方体(Cube)! G* q1 t1 @ j9 K9 ]3 o8 Q
在逻辑综合领域中，立方体是布尔函数的空间图形表示形式。设布尔函数的一般表示形式为： {$ C' k: O9 h) ~! P
y=f(x1,x2,…,xi,…,xn)0 t- q! F1 K# k9 [$ d. q
其中y为输出变量， 为输入变量。令每一输入变量和一个坐标轴相对应，则可得到函数y的空间图形。+ G- b* P: {* M& f
16.顶点(Vertex)3 Y& M, f& F/ {! Y
顶点是立方体的一种特殊情况，其输入变量取值为{0或1}，其输出变量除一个取值为{0或1}之外，其余取值皆为u。也就是说，顶点只建立起输入变量和一个输出变量之间的对应关系。
* d/ Y/ u$ L7 I, k+ b, K7 M1 ]: @% H 17.覆盖(Cover ) " o/ t2 x+ \( {/ j- F) B' w
输入、输出变量相同的，逐对一致的非退化立方体集合称为覆盖。覆盖C中每一立方体所包含的每一顶点都表示了输入变量和输出变量的对应关系，因此整个覆盖C就代表了布尔函数f。) _5 x! P, w. g8 Y m
覆盖是真值表的一种扩展；而真值表则是覆盖的一种特殊情况。- {2 M8 ^% i4 }5 i! S+ i! \! V4 T
. r1 s9 C: B3 e7 l' C 18.包含(Contain)
6 k `3 |+ {- q ~1 d7 q' l 若顶点v|w可由下述方法从立方体a|b中得到，则称a|b包含v|w，记作：: O% z. I2 _6 H; w
v|wa|b9 x* h0 L8 v0 T0 \
(1) 把a中取值为X者适当地改为0或1。
1 i7 I. j4 \7 Y. m2 `& h$ c) Q (2) b中只保留一个取值为{0或1}者，其余取值为{0或1}者皆改为u。
" C1 A; k" J# G5 H) c0 P 若立方体c|d的每一顶点都被立方体a|b所包含，则称立方体a|b包含立方体c|d，记作；4 q/ L- U9 W& X: }! d7 p4 S2 D
c|da|b: C. c) `( [: Y
19.面(Face) 2 [9 s4 e+ }' e
若立方体a|b包含立方体c|d，则称c|d是a|b的一个面。" u+ |/ g; G% H( t, C. M
20.相交运算(intersection). }* [2 j" J! L) d6 U- r
单输出函数的立方体a和立方体c的"交"是它们的公共顶点所组成的立方体。多输出函数的立方体a|b 和立方体c|d的"交"是单输出函数"交"运算的扩展，但多输出函数的"交"运算不再具有"公共顶点"的含义。我们只把它看作一种有用的运算，可用于"一致性"判断。. F" \' D4 `& y5 E
21.一致性(Consistence)
9 Y3 |1 h! j# B. i5 I; q1 K l5 H 两个立方体作相交运算时，若其输出部分出现q而其输入部分不出现q的话，则称此二立方体是不一致的，反之，它们是一致的。, I# ?4 Y4 Z. E; ~* r4 q
一致性就是不矛盾性。用真值表描述布尔函数时不会出现不一致性，因为真值表中是对每一个最小项分别进行描述。用覆盖描述布尔函数时就可能出现不一致性，因为覆盖中是对每一个立方体分别进行描述。一个立方体可能包含多个最小项，一个最小项可能被多个立方体包含。如果不小心，某个最小项的取值可能在这里被隐式定义为1，而在另外一个地方被隐式定义为0。如果出现这种前后矛盾的原始描述，后续工作就无法进行。因此在作逻辑综合之前，首先应对原始数据作一致性检查。若发现不一致性，则应纠正原始数据中的错误。; O" H) W, s7 h5 V
2 |! |/ j, Z7 |, ^
22.吸收 (Absorption) 运算, y3 E% j/ r X$ L( S! t
吸收运算的目的是：在不改变覆盖所描述的函数性质的前提下减少覆盖中元素的个数。令C ￠= S(C )代表对覆盖C作吸收运算，C ￠代表运算结果。其含义是：3 D9 R* g4 @# X5 Z4 I* q# }
(1)若ci cj且ci, cj∈C则删去ci。% N2 B, ~8 j2 g
(2)若ci∈ C，且其输出部分取值全部为u，则删去ci。9 }: \" c( L" h5 x2 N
23.余面(Coface)
: x/ W: p4 I6 t 设c是属于覆盖C的一个立方体。如果：
% N$ E* x) O8 }' u I (1) c是立方体e的一个面，即：
* _! X/ J0 u, ]" s9 {* Y c+ S c e
" X. \6 `' I- @ (2) e和覆盖C中的每一立方体相一致。$ s2 f) I7 v1 F1 p9 ~5 L
则说e是c的(相对于覆盖C)一个余面。
# l# w) R* m% F8 S# h* x 24.立方复合体(Cubical Complex) $ B q( L- N# P# I) e, O- E7 M
覆盖C的立方复合体K(C)可由下述规则形成：
# E' q6 A$ r. p+ H( u0 I' X (1) 覆盖C中的每一立方体都属于K。 . B1 z$ s- L. F8 A1 Q [
(2) 设e是K中的一个立方体，则e的面以及相对于覆盖C的余面都属于K。通常情况下并不需要真的去求立方复合体，而是利用立方复合体的概念去阐述其他概念。9 }! r. W% u9 |) d7 Q. E( v9 O" l+ Y
25.锐积(Sharp Product) 运算, C+ N: D& I. V, R
令a 、b是单输出函数的2个立方体，锐积运算a # b的结果是一个立方体的集合C。由a包含的顶点减去a ? b包含的顶点所形成的维数最大的立方体都是C的元素。% l# E; F! v+ s K/ e1 `
K0(C)=K0(a)-k0(a)∩K0(b). R6 r2 j0 M1 \; \ ~! O
上面的表达式说明锐积的本质是顶点集合求差。
& e" y* ?) n( i' N: j8 x 26.星积(Star Product)运算' I1 n- m$ G. C7 u7 D9 w
设a和b是单输出函数的2个立方体，星积运算a * b的结果是一个新立方体c，c既不被a包含也不被b包含，c是被a∪b包含的顶点所构成的最大的一个立方体(c也可以为)。星积运算的特点是根据两个已知的立方体求一个新立方体，新立方体一定和原来的立方体不同。新立方体的维数可能增大也可能不增大，但是通过反复作星积运算就有可能求出维数更大的立方体。
. U2 V0 E. _. P# c 27.最小化覆盖(Minimum Cover)
5 c4 U F3 W; y h" C 设初始覆盖为C，最小化覆盖M应满足以下要求：
) u9 V* `* [2 A, Q* [+ K (1) M和C等价，即：M∩COFF=φ0 c/ W# `7 R2 `* o5 r k2 o/ ^
CON#M=φ- I/ h7 l# @# _ S& Y! s4 W. ]
(2) M中所有元素都是质立方体。即；+ m, Z7 [4 f3 M7 j& X
(3) M的成本最低。& w, i5 [6 s; Y4 v5 \
' Z2 G2 e( c1 _ 28.无冗余覆盖(Non-redundant Cover)
|/ W/ E }# c- o0 N 设初始覆盖为C，无冗余覆盖N应满足以下要求：6 i6 ]" h3 b" B# l3 } f
(1) N和C等价．) k- ^8 R. C3 P1 ~& G8 V; [
(2) N中所有元素都是质立方体．
3 S. J+ s0 |: E4 j4 l q$ ~ (3) N中不存在冗余元素。即
" j% @0 k7 }1 F; |, L* ?5 y, ~4 O ni#(N-ni)∩CON≠φ ni∈N
# Y+ Z. h+ a) O2 B( x/ k6 C
, r# M3 @4 t5 ]4 M* c 29.极值(Extremal) 6 q, F& V, s) `. G+ I
设SZ是质立方体集合Z的一个子集，e是SZ的一个元素，若e包含了某个不被SZ中其它元素所包含的真值顶点，则称e为极值。6 ] Z0 z, w$ ~' ^
若： {e#(SZ-e)}∩CC≠φ e∈SZ (4-13)6 @1 w- @! l7 ?# ]4 I$ H
则e是一个极值。式中CC是立方体的集合，它包含且仅包含全部待包含的真值顶点，用选拔法实现最小化覆盖时，极值应当被选为M的元素。理由是每个真值顶点都应当被M包含，而包含该真值顶点的诸立方体中，e的成本最低，因为质立方体和它的面相比成本较低。 4 l, m, W+ L, {/ d( @1 ~2 d
) ]) O7 _4 S4 \$ a( f0 | 30.小于运算(Less Than) 2 J) @% |# [! S2 w( o; T8 Z, W8 ?
小于运算是对覆盖A中的元素逐对进行比较，设被比较的两个元素是ai和aj，若：
2 X* @ O+ W/ Z) A; [8 I (1) ai的成本≥aj的成本
$ M) c# ~3 j h6 y4 J _2 o (2) (ai#aj)∩CC=φ) ^' C/ i& y/ c c) D8 }3 C' ~+ S
则说ai小于(劣于)aj，并从A中把ai删除。由此可知，小于运算实际上是删劣运算。 8 t3 n& l4 y- q0 P
31.扇入(Fan In)
" @) m* |. {9 O/ G8 d, g) i7 R1 s 逻辑门的输入端数。
5 b% @2 x$ g% ?% S F% u 32.扇出(Fan Out); X" _$ V( Z' N5 b8 p! }) ?
逻辑门的等价负载数。
5 [' A( t; q. P& ? 33.先农展开定理(Shannon's Expansion Theorem) 9 _3 b. M1 W3 W4 E
8 `: Y2 N7 j5 v4 ^ Z& n& b9 V& e4 V2 x
先农展开把一个函数展开为2个函数的"或"，而这2个函数的输入变量个数都比原来的函数减少了1个，降低了复杂性。6 ]) K# V7 Z, l/ W/ T' k9 c
34.二叉判决图(Binary Decision Diagram, BDD)
: F9 A0 Q( u0 d# l- k% R 二叉判决图是基于先农展开的图形表示，当把输入变量的顺序排定之后。BDD就变成有序的BDD(Orded BDD, OBDD)。OBDD适合于计算机作业。OBDD已经应用于多级逻辑综合和形式验证。
1 Y# q0 i8 }: E% {, ^3 B7 `$ e 35.组合逻辑电路(Combinational Logic Circuit)% W& y( l% @- h: Y- i
组合逻辑电路输出信号的取值仅仅依赖于输入信号的当前值。
; I4 t) e# N" t6 Y 36.时序逻辑电路(Sequential Logic Circuit)
4 p. O8 l- F1 P Y( a/ P& u 时序逻辑电路输出信号的取值不仅依赖于输入信号的当前值；还依赖于输入信号的历史值。; }/ J+ {0 z" F5 `# W
37.有限状态机(Finite State Machine, FSM), d/ a+ o4 x/ o% P$ i
时序逻辑电路的数学模型。有限二字限定该状态机的状态数不能是无限大。
* [. t k4 P8 Z( m# ? 38.完全规定的有限状态机(Completely Specified FSM), I0 c2 k/ K( v. x( V$ ?' u
状态表中若在每一输入组合情况下，其次态和输出都是唯一确定的，则称该有限状态机为完全规定的有限状态机。 不完全规定的有限状态机(Incompletely Specified FSM)
8 R* s/ A; M7 N$ c! l! Q 状态表中若在每一输入组合情况下，其次态和输出不是唯一确定的，则称该有限状态机为不完全规定的有限状态机。所谓不确定是指次态一栏出现了未明确指定的状态(用?表示)；或输出一栏出现了未明确指定的值(用u表示)。
. P6 d2 v' F, r8 F' l
7 d- y# W" P$ `# S6 A7 N 39.状态化简(State Minimization)8 p# r5 ~' h6 h) u2 E
在不改变有限状态机性质的前提下，尽量把原始描述中的状态合并以减少状态的数量。
0 r$ P2 _ X( O2 n0 G% C1 L: r 40.状态分配(State Allocation)
' e& e* f1 q9 h0 V7 E: l1 o 统一考虑给有限状态机的每一个状态分配一个代码，目标是造价最低。
$ b% L; c3 p3 Y/ H% Z+ u* f$ I: C( V( m
41.等价状态对(Pair of Equivalent States)
- A7 w6 w5 @+ E, f 设状态si , sj 是某完全规定的有限状态机状态集合S中的两个状态，分别对其施加各种可能的输入组合Ip，若同时满足以下条件：1 g. s2 s* Z; k, A! F: ]
(1)输出完全相同，即
$ V* }9 Z5 H$ C/ W4 l9 t- R Z(si , Ip)= Z(sj , Ip) (Ip∈I , si , sj∈S ) ("="表示相同)
8 S. i4 Q3 s5 l* h+ h$ ` (2)后继状态等价，即
1 ?. z* h' U# t# {7 O8 X% V4 {* G* a N(si , Ip)= N(sj , Ip) (Ip∈I , si , sj∈S ) ("="表示等价) ?% I4 p$ _ B% m3 m
则称si , 和sj 等价，它们是等价"状态对"。
4 m H! M u* t! c& b 42.等价类(Equivalent Class)
' x5 T; c1 B4 _- R 设S k是某完全规定的有限状态机状态集合的一个子集，若其中任意两个状态都?quot;等价状态对"，则称S k为等价类。2 i5 w' L" ~5 q6 P$ ~4 Y% z( |# i
43.最大等价类(Maximum Class of Equivalent States)
; |% A/ Q/ n8 _! K 不被其它等价类所包含的等价类称为最大等价类。在完全规定的有限状态机的状态最小化运算中，可以把一个等价类归并为一个状态。8 ^! M7 R; h1 Z% y; q7 ?
44.相容状态对(Pair of consistent State)8 P/ f. x3 T7 K. b$ G) b g
设状态si , sj是某不完全规定的有限状态机状态集合S中的两个状态，分别对其施加各种可能的输入组合Ip，当且仅当在状态表中明确规定的地方满足以下关系时
9 ^9 \# q, p4 w) k2 b7 a3 n, | (1)输出完全相同，即4 }: E" @+ x" y+ P
Z(si , Ip)= Z(sj , Ip) (si , sj ∈S ) ("="表示相同)
+ C5 e6 X2 ]. v, w% F (2)后继状态相容，即1 u* s/ |0 O/ s! r, p* I# G
N(si , Ip)≌ N(sj , Ip) (si , sj ∈S) ("≌ "表示相容)
, H. A" _7 D+ h0 u' q 则称(si , sj )为"相容状态对"。
* D2 g, R6 o1 }, u
" B( d7 v b# Y0 C% F( U 45.相容类(Consistent Class)' L$ w! X6 R/ _0 W
设Si是不完全规定的有限状态机状态集合S的子集，若其中任意两个状态都是"相容状态对"，则称Si为相容类。
) i4 D- {1 v3 s- @; ~0 [$ }( _2 C; L8 `( q+ Y& v
46.最大相容类(Maximum Consistent Class): B9 p: A: b% W2 R8 I
不被其它相容类包含的相容类。 I+ ~% n9 g4 l' ~3 y# O9 k b
|
五、高层次综合 1. 逻辑综合（Logic Synthesis） # g* d* f* q0 U2 ]$ f
EDA工具把数字电路的功能描述转化为电路的结构描述。实现上述转换的同时要满足用户给定的约束条件，即速度、功耗、成本等方面的要求。! ?% K6 i! E) q; B9 i' v
相关词汇：高层次综合，版图综合，约束条件。 7 v7 y- t( L6 y8 W- q% J# J
2. 高层次综合（High Level Synthesis）& t' [' E' N9 f6 P' Q' r
EDA工具把数字电路的行为（算法）描述转化为电路的结构描述，这里的结构描述通常指RTL描述。高层次综合工具的输出通常作为逻辑综合工具的输入。实现上述转换的同时要满足用户给定的约束条件，即速度、功耗、成本等方面的要求。6 `/ o! E% ^+ M' g3 v
相关词汇：逻辑综合，版图综合，约束条件。
7 D- K! }# ~4 F! G2 t 3. 版图综合（Layout Synthesis）' d0 o# ~0 d9 P2 `- N9 F0 W
EDA工具把数字电路的结构描述转化为电路的版图描述，用于集成电路的制造。实现上述转换的同时要满足用户给定的约束条件，即速度、功耗、成本等方面的要求。5 t$ D P. ^6 F1 I; j7 G
相关词汇：逻辑综合，高层次综合，约束条件。
3 a, l- V7 G2 w; R' U) b 4. 约束条件（constraint）! C* G7 p5 Y8 g: k7 I0 ?. }5 T/ ~
预先设定的限制条件。在高层次综合中，约束条件一般指用户给定的必须满足的条件，例如速度、功耗、成本等方面的要求。* `9 \' t W$ T
5. 行为描述（behavioral description）2 W6 S) `) h! P7 |
用硬件描述语言以算法形式描述目标电路的行为特性，而不含任何结构信息。通常，在行为描述中，将数字系统的操作模型限制在一些预先定义好的代数和逻辑运算类型中（例如加法、减法、比较、赋值、循环等操作类型）。行为描述的抽象层次高于结构描述。
4 E$ d# [8 A4 b/ _8 ` 相关词汇：结构描述。
* ^7 l7 t* f0 W# }% \* j, Q( t T 6. 结构描述（structure description）
7 b$ e1 ~# b% n1 V' Y# O 电路的结构描述包含该电路的硬件模块组成及其互连关系的信息。硬件模块的粒度有大小之分，即结构描述也有抽象层次高低之分。
+ Y7 }' @1 y2 t( E1 [: J5 f" Q 相关词汇：行为描述。6 i n$ p# s x( B# ]. Y7 M
7. 专用集成电路（Application Specific Integrated Circuit，ASIC）
. i7 b1 V2 M' Q* Q: A0 q 专用集成电路是相对于通用集成电路而言，它的特点是：适合于某一特定的应用领域，需要量较少但又很急需。从设计的角度看，要求尽量短的设计周期和尽量低的设计成本，而把电路的制造成本放到相对次要的地位。
; w0 p3 `6 J% W; t 8. 系统级芯片（System on a Chip, SOC）% m) Y w# {. X1 P, x4 X
这里所说的系统是指既包含硬件也包含软件的整个系统。随着集成电路集成度的增加，已经有可能把整个系统容纳在一个芯片之内（在此之前是装配于一个机箱之内或一块印制电路板之内）。SOC技术的研究包括制造工艺和相应EDA软件的研究。) u, C; ?; M2 y. g. i
9. 硬连逻辑（hardwired logic）
( S, S& r: x: p! q, N( k/ k 硬连逻辑是相对于固件而言，控制电路如果由门电路（硬件）互连而成，称为硬连逻辑。
6 F, a0 b1 x2 Q 相关词汇：固件。
' |2 a3 _' @! d! V, k$ m% d 10.固件（firmware）9 m9 f9 |7 }, p
固件是相对于硬连逻辑而言，控制电路如果由ROM实现，其可更改性介于硬件与软件之间，被称为固件。$ s; Z7 }# |/ m( D. R/ P
相关词汇：硬连逻辑。
; @0 T$ ^ ~* O2 \% n 11.控制流图（Control Flow Graph，CFG）* L! o9 b, E* r: t
高层次综合的中间数据表示格式，表示操作的控制相关性。
0 v# R2 \' r0 G3 D! O/ K9 c P 相关词汇：数据流图，控制数据流图。
: L I8 o; ?) t% h5 Q% v 12.数据流图（Data Flow Graph, DFG）
# ]% x5 ?6 `0 r+ b 高层次综合的中间数据表示格式，表示操作的数据相关性。
7 @: h S3 D1 X' L 相关词汇：控制流图，控制数据流图。
; h) K7 S1 [" a3 {" S& Q 13.控制数据流图（Control Data Flow Graph, CDFG） l2 ], Q8 v% W# h# f; a. e
高层次综合的中间数据表示格式，是把控制流图和数据流图合并在一起的一种表示格式。' M* Q) x9 P) p8 s
相关词汇：控制流图，数据流图。
' ]; R0 w2 }4 ~; f/ d3 k3 ]6 W
. p9 ~" O; E' `+ o( S 14.控制步（control step）。3 l6 |3 V2 {/ i& m. d5 U
一个控制步是一个基本时序单位，在同步系统中，通常对应于一个或几个时钟周期。
" `. i9 l y% t: t 相关词汇：调度。
7 V7 W8 l. Z1 }) f& J4 V' T" A* O 15.调度（scheduling）
4 N% B3 b# I% F5 A8 j8 H" A 调度是将操作赋给控制步。调度的目标是：在满足约束条件的情况下，将操作赋给各控制步，以使给定目标函数最小。这个目标函数主要包括：所需控制步总数、延时、功耗以及硬件资源数量等。% e, V; d- K4 {' \( L3 C' Z
相关词汇：分配，控制步。' ^( a9 P# m9 C9 ^, ~
16.无约束的调度算法
5 k# t0 R1 P7 i( y 无论设计者是否指定约束条件，调度算法都不考虑这些约束条件，直接进行调度。ASAP和ALAP都属于无约束的调度算法。" S3 c0 d- u$ }3 Z. r0 n/ x3 @2 Z
相关词汇：调度。2 l* V5 `8 j+ `7 v% r# e. c+ i
17.分配（allocation）# v( _. D: ]2 U( z- i+ a1 }4 C' {
分配是将操作赋给相应的功能单元进行运算，将变量（或值）赋给寄存器加以存放，将信息传输关系赋给多路器或总线实现信息传输。分配的目标在于使硬件资源的花费最少，硬件资源包括功能单元、存储单元和数据传输通路。
( h- D' B8 L$ p! H5 [ 相关词汇：调度。1 _0 p% O" ^% z
' u+ v9 \7 Q% }: |6 X2 a) W6 V
18.模块确定（module binding）
$ @, _$ R9 c# n# V" [& V 模块确定与分配通常在一起进行，也可以统称为分配。其任务是把数据通路的抽象结构用具体的部件实现，例如某个操作可以被2种以上的功能单元实现，究竟选用哪一个功能单元则是模块确定的任务。各部件的实现既可调用标准单元库中的部件，也可以自己设计实现。4 M) R, y) o4 N7 C3 J: Y& h1 w! X
相关词汇：分配。6 g B: ?/ ]1 `
0 p4 I2 @7 j. y1 r+ m
19.ASAP调度算法 (as soon as possible)
' p. [, w k# f M! D" V 将所有操作赋于最早可能调度到的控制步，又称作尽可能早调度算法。调度过程中不考虑用户给定的任何约束条件，属于无约束调度算法。调度结果虽然不理想，但却能给出控制步的下限和资源的上限。
0 {, s' G; K& d2 j/ [ 相关词汇：ALAP调度算法。
/ h& y& y, j+ p$ k" K- h6 t" f6 m, u3 v8 {/ l: `
20.ALAP调度算法（as late as possible）
C! m( U, \5 L9 u) { 将所有操作赋于最迟可能调度到的控制步，又称作尽可能迟调度算法。调度过程中不考虑用户给定的任何约束条件，属于无约束调度算法。调度结果虽然不理想，但却能给出控制步的下限和资源的上限。# u, l' v, K& t0 ?" w9 x
相关词汇：ASAP调度算法0 I" X: E; ^5 s2 q, P3 ?
& O% F( P2 F8 T4 j; T5 h8 N 21.列表调度( list scheduling )算法1 a0 G0 _+ w) R+ {$ y! Z( W, A
首先在ASAP和ALAP调度的基础上得到每一个操作的调度区间，然后按顺序从第一个控制步开始直到最后一个控制步逐步进行调度，每次仅考虑一个控制步的调度。对于当前控制步，构造一个就绪队列，将当前控制步中可以执行的操作存放于该队列中。就绪队列中的操作依照某种优先级函数排序。在满足硬件资源约束的条件下，具有最高优先级的操作被调度到当前控制步中。在下一步的调度中，首先修改就绪队列，然后重复上述调度过程，直到没有操作可以被调度到当前控制步中为止。 & [& b* u8 n$ K2 v: g4 [5 R
相关词汇：ASAP调度算法，ALAP调度算法。' [; t j& G+ `# n
22.图着色算法（node coloring）0 J4 `5 k E1 h$ ?
图着色算法要求用最少的颜色对给定的图形着色，约束条件为几何位置相邻的图形应着以不同的颜色。图着色算法可以用于解决许多问题，包括分配问题。 7 a1 A, s- ?8 g. b ~, Q1 g
相关词汇：分配，冲突图。
) h+ n: ]( `# @ 23.冲突图（conflict graph）。+ V( Q, n( c9 z: l) C1 o9 _7 H% z) F, R
图着色算法使用的图模型称为冲突图，冲突图G由二元式组成：
) K9 w2 ]' ~) W8 l0 ^8 B G = { V, E }! z+ Q, \2 `' K. |. I* C8 y
其中 V为结点集， V = { vi | 需要着一种颜色的区域i}
( u3 w$ X' h9 @; l5 o. b0 q E为边集， E = { (vi , vj) | 不可着同一种颜色的结点i与结点j之间的一条边}
* N( L/ w _7 s% h. } 相关词汇：图着色算法。( Z8 l; Q; ]& ]3 |3 }; x3 ^
|
六、形式验证 1. 形式验证（Formal Verification）+ W: h/ D: Z1 z6 i& o5 w
指从数学上完备地证明或验证电路的实现方案是否确实实现了电路设计描述的功能。9 y* X! C) E% L, _. M; c
2.仿真验证（Simulation Verification）
# m& S- S( G6 h, @1 ] 指从电路描述（语言描述或图形描述）中提取出模型，然后将外部激励信号或数据施加于该模型，进行计算并观察输出结果，判断该电路描述是否实现了预期的功能。
: L8 k, R* r$ ~7 e 3. 等价性验证（Equivalence Checking）$ Q* y' R. p6 S( g" v9 c% ?8 z
主要指验证两个方案之间的等价性，一般用于底层验证，如逻辑综合前后方案的验证。/ j: i( i/ q8 U$ {
4. 性质验证（Property Checking）
: l) }# N0 Y9 i+ F4 h/ [ 指对一个实现方案，不是去验证它所有的行为，而是验证它是否满足某些规则或性质。
H) u$ K) M ^+ Q! f 5. 性质（Property）
5 }2 _9 Z/ J) f 对系统所期望的与时间相关的行为。
i! n4 j( g, t l 6. 模型判别（Model Checking）
6 {( y- q( V/ g4 A 采用状态机分析或者称为状态空间搜索的技术来判别用某种时态逻辑所描述的命题正确与否。
2 I2 t% R; l; Q* Q0 p* m5 U; h 7. 时态逻辑(Temporal logic)
$ _/ {% ^# S# n# y$ W" w3 n 是一种表述系统所期望的性质的非常精确和方便的形式化手段。$ x4 @: r H) r. P
8. 二叉判决图(Binary Decision Diagrams, BDD)
5 X1 X. a0 l# D% J 它是一种用来表示正则布尔函数的有向无环图，经过化简的BDD能有效地表示和化简布尔函数，并完成布尔函数上的运算和操作。; b( P% ^! i& K2 m( _
9. 有限状态机（Finite-State Machine，FSM）
. G& F6 h4 Y+ z. {
- b* i& _1 P" z 10.定理证明（Theorem Proving）
6 u7 D" a% R# W7 } 运用公理和已经证明的定理证明电路的描述是正确的。
" g! }) p% R* T" m 11.断言(Assertion)
6 r/ S! G$ ?" s, z7 v$ ~ X( ] 用户指定逻辑电路所要实现功能的描述。
6 W6 w( S+ p% j& v$ j# }. t 12.复位等价（reset equivalence）$ \. i3 V9 [' v( `& S( L
如果两个电路都具有外加reset状态s1和s2，则两个电路的等价当且仅当s1和s2等价。0 a1 T# I! x$ o; f* d+ D
13.同步后等价（post-synchronization equivalence）
\4 e2 ~7 s& e4 b 如果两个电路在同步化之后的行为相同，则认为这两个电路是等价的，至于它们的到达同步的同步时序是否相同则无关紧要。
7 S( y; w2 s* Y0 G1 D+ N 14.可安全替换等价（safe replaceability equivalence）
; z* s/ N- K+ c# `6 D. t 对于任意的输入序列，要求替换电路中的每个状态在原电路中都存在一个一致的状态，使得对于这个特定的输入序列，具有相同的输出响应。 符号模型检验（Symbolic Model Checking）+ B ^7 D+ r0 H5 Y" P( _7 O7 W* o6 P, D
对模型检验方法的改进，用一个BDD来表示整个电路，将状态转换函数和输出函数合在一起。1 _! N* P m' P/ N5 {
15.反例（Counter Example）% m( ]/ Z8 c0 a
# {% a# m4 U4 l5 D
16.计算树逻辑（Computation Tree Logic）- {& Q4 @6 K& N8 W
是一种分支时序时态逻辑，描述关于具有不同路径的计算树的特性。7 ^% l( ?& W5 c/ ?8 _
17.执行树（Executing Tree）) S- j* G& A' A+ j+ Z
将原来流程图中的所有分支简单展开，执行树的根节点就是原来的初始节点，每一个叶子节点后都是合并wait语句，每一条路径都是一种可能的执行情况。
: f2 A% O( I8 ^6 Y6 \ |
七、可测性设计 1.故障(Fault) $ A# v4 }! P5 @9 Q6 a0 k. C
电路产品与设计要求不符称为故障(Fault)。3 Z; f0 Q9 w3 g/ g& F# \
2.故障检测 (Fault Detection)
" ^0 a" T. k6 P 判断故障是否存在，即只判断有无故障，称为故障检测 (Fault Detection)。
4 } Z7 u' ~9 z6 | 3.故障诊断(Fault Diagnosis)或故障定位(Fault Isolation)- m! y5 J4 p8 S8 z6 o8 o' F& ]) C
若不仅判断是否存在故障，而且需要指出故障位置，称为故障诊断(Fault Diagnosis)或故障定位(Fault Isolation)
* m/ ]3 [$ {: W 4.测试码自动生成(automatical test pattern generation, ATPG)+ Q7 q7 p$ `* c$ T6 L% F
利用计算机辅助设计工具寻找正确而充分的测试码。 y7 } r9 H/ k/ }3 g- O
5.故障模拟(Fault simulation)
" R4 w V8 d6 |$ J& }- f' g; N 在生成测试码之后，要用模拟的方法检验测试码的正确性，要分析故障覆盖率。用于检验故障测试码的逻辑模拟称为故障模拟(Fault simulation)。
$ W- i( A: c9 l# K0 ~. |5 F3 L 6.故障覆盖率2 e+ I, f) w. f; ]
故障覆盖率是指一个测试集已测故障数占所有可测故障数的百分比。
% U1 ^2 f$ ]* c% l1 c6 y. `* @ 故障覆盖率 = ×100%
+ \- U# b5 {9 v4 I) H. N 7.可测性设计(Design for Test)
8 ? G' f$ C; p5 b. N0 [ 使用某种电路结构可以使测试码容易得到，或者直接在电路内部增加测试机制，自动测试，自动判断是否有故障存在。这种在设计过程中考虑可测性的设计方法称为可测性设计(Design for Test)。
* J. D! Z! P) N B# F- \2 Z 8. 故障模型(Fault Model)
1 x) K2 Z# D: Z; I1 d% e 一个电路或元件的物理故障是各式各样的，故障的种类和故障的数目都有很大的差异。为了便于研究，按照故障的特点和影响将其归类，称为故障模型(Fault Model)
6 n( r! X% G! e3 Z1 @/ G: X 9. 逻辑故障
' P: h6 X( A+ n" V 逻辑故障指使电路逻辑功能发生错误的故障。+ G$ K; L) ?7 k' t
10. 参数故障! b Z( C9 a4 R7 ~9 \% G
参数故障指电路参数的变化引起的故障。0 z/ v- s' U) M5 e9 F1 q2 ]
11．永久故障(Permanent Fault)、间歇故障(Intermittent Fault)和瞬态故障(Transient Fault)：
4 E0 B6 L& f% X/ P4 h 在测试时始终存在的故障称为永久故障。永久故障也称为硬故障。
& e$ [. o! a2 F$ |0 j 间歇故障时有时无，如线路接触不良就常引起间歇故障。7 Q5 ] S7 s2 ]( U3 x- W
瞬态故障常由于外界的干扰引起，难以人为重复出现。
. d4 A3 m5 u2 Y( h `% Y$ U6 ~ a 12．固定型故障(Stuck Fault)：
+ R- c# d+ X+ @7 Q" o" } 即某个信号线的值固定为某一个电平值。值为'1'的故障称为固定1故障(Stuck-at-1 Fault)，记为s-a-1；值为'0'的故障称为固定0故障(Stuck-at-0 Fault)，记为s-a-0。如记号Gs-a-0表示信号G的故障类型为固定0故障。% o- b& v3 M( M
13. 单故障(Single-Fault)和多故障(Multi-Fault)：, i$ w- L3 R9 H
如果一个电路中只有一个故障，称为单故障。同时有多个故障的情况称为多故障。- n# u" i% _; T3 ~( l! T6 x, ^
14. 测试向量(Test Vector)：( ^0 S5 j. W& [* }' b
测试时加在电路各输入端的向量称为测试向量。对应于每个测试向量的正常电路的输出向量称为无故障输出向量。, Q+ s; o" E$ g1 \
15. 测试(Test):
% v* u7 M6 i$ \$ b& T3 R 有了测试向量和对应的无故障输出向量，我们就可以据此测试并判断电路有无故障。于是由测试向量和无故障输出向量组成一个测试(Test)% x3 ?/ a, t7 \* @
16. 测试集(Test Set)：
9 j! f1 Y+ g; a% q 通常，要测出所有故障，需要多个测试向量，称为测试集(Test Set)。
C3 A+ a5 u4 ]% U 17. 冗余故障(Redundant Fault):
, H+ i) o( {5 \7 i$ F1 {1 t 不能被检测到的故障称为冗余故障(Redundant Fault)。冗余故障的特点是该故障不影响逻辑功能。4 ]' ^$ T9 J3 ~) z N( W6 K; z
18. 完备测试集(Full Test Set):
8 L1 u/ @. _7 r8 n4 z8 B* S+ }6 o 如果一个电路存在一组测试可以将所有非冗余故障检测出来，称这组测试为"完备测试集"。对于无冗余故障的组合电路来说，由真值表得到的所有测试向量组成的测试集，就是一个完备测试集。
, r- x/ d* F/ Z: G; U 19. 等价故障(Equivalent Fault):6 p! o" A" B J' m8 x
设能够检查故障a和b的测试集分别为Sα和Sβ，且SαSβ，则称故障α支配故障β，记为α<=β，或β=>α。如果且SαSβ，且Sβ Sα，则称故障α与故障β等价，记为α<=>β。
+ q5 m% S1 b, I' F9 [9 B 20. 代表故障(Representational Fault):
, B& Z+ _) C6 L* X: K( A 在求测试集时，对等价故障，只要对其中某一个故障求测试即可，称为代表故障。
" p/ l6 y6 f- t* N 21. 故障诊断测试集(Fault Detect Test-Set):' _" u8 |' I/ x i- [2 X4 d3 r
能够唯一确定各个代表故障的测试向量集合。
. _0 y% \( c7 C: s7 \) R 22. 穷举测试码 (Exhaustive Test Pattern):
* [4 \# y5 e& U" L4 V5 K 根据电路的输入端个数，将所有可能的输入向量组合作为测试集。! {- v4 G: b" C5 o8 Z: P: x
23. 测试码自动生成(Autometic Test Pattern Generation，简称ATPG):
* x0 ~: g) D9 j9 l3 X x 根据逻辑电路本身的结构用算法自动生成测试码。 24. 故障敏化(Fault Sensitization):5 S% A" N* t' i: |! ~
输入测试向量应能够使得故障点g在正常情况下与故障情况下状态值不同。称为故障敏化。有至少一个外部输出端的正常值与有故障时的值不同。& @( j7 W. K5 s
25. 敏化路径(Sensitized Path):& v. {, j/ i: V! ^/ `
从故障点出发能找到一条或几条路径到达输出端，使该路径上每个节点的正常值与有故障时的值不同。这条路径称为敏化路径(Sensitized Path)。
% w1 s: |" S2 J6 s$ L 26. D和D：( W, B( d3 ^% m0 S g q
一个电路存在故障时，某些信号值与正常状态下的值不同。当正常状态下的值为'1'，而存在故障时的值为'0', 就用D来表示。反之，若正常状态下的值为'0'，而存在故障时的值为'1', 就用D来表示。8 L9 r9 T8 W* I% P* u0 p
27.故障原始D立方(Primitive D-Cube of Fault，简称pdcf)：
4 ~3 j2 E5 \0 X) J2 Z" F 表示故障点作为输出端的元件，当输出端为D或 时的输入端向量组成的立方体集合。! W1 p4 h: ]% v( Y, s8 @4 F) a
28. 传播D立方(Propagation D-Cube, 简记为pdc)：
1 n. }2 L$ R, C# h$ ?$ | 又称为原始D立方(Primitive D-Cube)。它描述一个元件对D或 传播的特性。其特点是元件的输入和输出两方均必须有D或D出现。输入方有两个以上的D或D称为多重传播D立方。* b0 T3 O; r& Z0 X: N7 A! D+ Y
29.测试D立方(Test D-Cube)：$ i5 l. \1 y; H) E1 I7 G
对电路中各个信号节点依次排列，它们的动态状态取值组成的含有D或 的值向量。3 Y7 S/ B/ `% E3 k% m- p
30. D驱赶(D-Drive):
' ^* q2 J7 A! q3 i" R3 s" p 从初始测试D立方出发，将故障D或 向输出端传播，称为D驱赶(D-Drive)。2 p, I+ U% n5 F4 O* }
31. D前沿(D-frontier):1 }% b/ v. G% Z8 Z( K
对每个测试D立方需要作D驱赶的负载元件的集合称为D前沿(D-frontier)。. H0 B- m" }# j- t9 ~6 Z
32. 求蕴函(Implication):
, s' u4 m6 r+ B) t6 |/ M 在D驱赶过程中，对某些已经能够确定的值要及早确定，称为求蕴函(Implication)。2 ?" ~5 o: \9 w
33. 线确认(Wire Justification):
; i( A3 ^. U! Y2 H* ?. ?6 k 求蕴函同时要对没有赋值的信号节点确定它们的值。称为线确认(Wire Justification)。0 _% `8 _3 D4 ]& X4 V0 M
34. 一致性操作(Consistency Operation):* W# ~# Y8 K2 ?2 D. y
在求蕴函和线确认的过程中都要检查所求的值是否有矛盾，统称为一致性操作(Consistency Operation)，或称相容性检查，也叫做C驱赶。; `2 g- p- X* E8 C- Y/ b2 f8 u" c
35. C前沿(C-Frontier):% \4 j3 _4 \2 k, r
在每次求得新的测试D立方时都要做一致性操作。需要做一致性操作的元件集合称为C前沿(C-Frontier) 。
* X# o; A% {# Y( [8 A7 S 36. 故障模拟（Fault Simulation ）:
7 k3 J4 Q1 K2 [0 j' {1 v 在模拟过程中插入故障，根据故障情况下对输入向量的响应和正常状况下的响应相比较，决定输入向量是否有效。, B. f: P* q- }) c
37. 演绎故障模拟(Deductive Fault Simulation )：
]! K4 o* R7 P3 [$ `+ Z 对于一个输入向量只对能影响下一级门的输出的那些故障进行计算。
* w5 Z; b0 X; P+ W. F 38. 同时故障模拟(Concurrent Fault Simulation ):
+ |) [/ `5 x6 s' {/ \' ~8 l: L9 { 在正常电路模拟的同时进行故障及其传播的计算。
. f) c6 G; H: y( q; K0 z: r 39. 可测性设计(Design for Test, DFT ):% r! M4 M7 a8 n5 F# U3 @
可测性设计应考虑下列三个方面的问题：(1 )变不可测故障为可测故障；(2 )测试数据生成的时间少；(3 )测试数据少。0 n7 f1 M! ~: l
40. 电路的可测性(Testability):' h% X4 r+ S; t
包括下列两个方面：(1 )要容易由外部输入信号来控制电路中各节点的电平值，以便能够敏化故障和控制敏化通路上的各控制信号。 (2)要容易建立故障敏化通路，内部故障能构传播到外部输出端，以便能够从外部输出端口观察内部故障是否存在。5 S. N8 u% a: n7 S
41. 内建自测试(Built-In Self-Test, 简称BIST ):' ?) R/ R, v1 v8 {& G
在集成电路芯片内增加产生激励和做测试分析的电路，使芯片不但能完成逻辑功能，还能在外部给定测试方式命令时进行自我测试分析，并输出结果。 9 x$ P4 ^4 f0 ~+ I
|
|
|
发表于 2006-11-19 09:48 PM
| 
发表于 2006-11-21 04:17 PM
| 
发表于 2007-12-16 09:10 PM
|